[請益] Formal Verification值得學嗎? | 台灣精品獎-歷屆得獎名單
![[請益] Formal Verification值得學嗎?](https://i.imgur.com/DERULla.jpg)
代PO小弟在某間外商豬屎屋,才來一年而已研替還沒走完,職位是DigitalICDesignEngineer最近公司部門有新的專案要做主要是開發新的Power ...
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作者forthcoming5 (XDDD)
看板Tech_Job
標題[請益] Formal Verification值得學嗎?
時間Sat Jul 30 23:40:55 2022
代PO 小弟在某間外商豬屎屋,才來一年而已研替還沒走完,職位是Digital IC Design Engine er 最近公司部門有新的專案要做 主要是開發新的Power Management 數位化的項目 不過主管人很好也有給我一些選項選擇 1.留在原本的工作項目繼續做開發,但目前就是個Project的接線生而已,還沒有真正參 與到核心的設計,因為原本做的人比較多 2.跟另一位前輩學新的東西,內容包括一些驗證的工具、語言,含System Verilog、Form al Verification,可能未來上手後會比較快參與架構的設計 想問的是Formal Verification值得學嗎? 不知道其他公司相似的工作有沒有在用 謝謝大家 -- ※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 150.117.226.58 (臺灣) ※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1659195657.A.701.html[1]推 aerr : 每個tape out 必備的吧 07/30 23:44
推 aowen : lec不是formal verification 07/30 23:55
→ labbat : 沒有東西怎麼formal,東西出來了還要formal幹嘛 07/30 23:59
→ yo3229 : 是寫SVA吧,增加信心度的一個flow,請前輩們繼續補 07/31 00:03
→ yo3229 : 充~ 07/31 00:03
→ Astone : 學習下constraint沒很難吧 07/31 00:13
→ r...
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