FPGA入門筆記一+++RTL級設計與晶片的關聯 | 台灣精品獎-歷屆得獎名單
![FPGA入門筆記一+++RTL級設計與晶片的關聯](https://i.imgur.com/DERULla.jpg)
2018年12月31日—RTL級,registertransferlevel,指的是用暫存器這一級別的描述方式來描述電路的資料流方式;而Behavior級指的是僅僅描述電路的功能而可以採用任何 ...
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阿新 • • 發佈:2018-12-31
第一次寫部落格,同時也表示學習FPGA的決心。
學習的初步目標是能夠駕馭XILINX XC7K325T,寫點簡單的程式,或者用起來別人的複雜程式碼。預期一個月。
從簡單入手可能更容易理解,使用黑金開發板AX309,型號SPARTAN-6 XC6SLX9。
跑了幾個程式之後,發現別人的程式越來越不好理解,在沒有備註的情況下更難,於是想搞清楚寫程式的邏輯是什麼。看了很多關於說編寫verilog與編寫C語言思想完全不同的文章,verilog是一種硬體描述語言要時刻想到底層的電路,但是1、這個底層電路到底指的什麼呢?2、與verilog之間的關係是什麼呢?
RTL級,register transfer level,指的是用暫存器這一級別的描述方式來描述電路的資料流方式;而Behavior級指的是僅僅描述電路的功能而可以採用任何verilog語法的描述方式。鑑於這個區別,RTL級描述的目標就是可綜合,而行為級描述的目標就是實現特定的功能而沒有可綜合的限制。當然,RTL級描述也是採用的verilog,但是是verilog中的可綜合子集。既然描述物件是暫存器,就要了解FPGA的基本組成了。
register transfer level
FPGA晶片主要由三部分組成,分別是IOE(input output element,輸入輸出單元)、LAB(logic array block,邏輯陣列塊,對於Xilinx稱之為可配置邏輯塊CLB)和Interconnect(內部連線線)。
CLB包含了LUT(Look-Up-Table查詢表)、觸發器、相關邏輯。LUT(Look-Up-Table)其本質是一個靜態儲存器SRAM,目前FPGA多采用4輸入的LUT,每個LUT可以看作一個有4位地址線的16x1的RAM...
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