[Day25]淺談FPGA design flow | 台灣精品獎-歷屆得獎名單
![[Day25]淺談FPGA design flow](https://i.imgur.com/DERULla.jpg)
HDL:決定好架構之後就可以開始寫code了,可以是verilog或VHDL.Simulation:寫完HDL之後緊接著就是寫testbench驗證行為正確性.Synthesis:寫完的code需經過合成, ...
![[Day25]淺談FPGA design flow](https://i.imgur.com/DERULla.jpg)
今天來聊一下FPGA 的 design flow,為什麼是FPGA而不是ASIC呢,因為這一系列的介紹都是用vivado這套工具去跑模擬,而這套工具就是為了Xilinx 所生產的FPGA而設計的,所以今天才會選擇FPGA design flow當為主題,首先先來看一下流程圖
之前介紹的電路應用,跑得波形圖都是在行為的正確性,並沒有考慮合成後的驗證,所以在flow底下,前面的系列只包含了前三個步驟,包括 Design Specification:決定要做什麼功能的電路,並規劃好架構,像是要用多少資源,速度要多快,FSM該怎麼切等等.
HDL:決定好架構之後就可以開始寫code了,可以是verilog或VHDL.
Simulation:寫完HDL之後緊接著就是寫testbench驗證行為正確性.
Synthesis:寫完的code需經過合成,把寫的HDL轉換成netlist 形式(gate-level),gate-level指的是把全部描述語言轉換成邏輯表示式,之後再做place&route時,就是以netlist為輸入檔,假設你寫一個之前提過的1-bit加法器,就會產生以下的netlist.v檔
module Full_Adder( A, B, Cin, Sum, Cout ); input A, B, Cin; output Sum, Cout; wire W1, W2, W3; xor xor1( W1, A, B ); and and1( W2, W1, Cin ); and and2( W3, A, B ); xor xor2( Sum, W1, Cin ); or or1( Cout, W2, W3 ); endmoduleImplementation::當產生完netlist檔之後,就須決定各個module裡面邏輯閘的擺放位置以及繞線,這個步驟是非常重要的,因為這牽涉到電路是不是一個及格...
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