模組化與階層化| Verilog HDL 教學講義 | 台灣精品獎-歷屆得獎名單
![模組化與階層化| Verilog HDL 教學講義](https://i.imgur.com/DERULla.jpg)
Ch6模組化與階層化.6.1TopModule.Module可以有無限多個,但TopModule只能有一個.6.2ByName,InOrder.連接module的方式分別有ByName和InOrder兩種 ...
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連接module的方式分別有By Name和In Order兩種 指定名稱By Name,依原模組名稱來連接,複雜時較不易出錯 依照順序In Order,依原模組定義之埠列來連接
By Name範例:
// 連接除頻器module wire _CLK, _RST, _CLKo; Freq_Divider FD_1Hz( .CLK( _CLK ), .CLKo( _CLKo ), .RST( _RST ) );In Order範例:
// 連接除頻器module wire _CLK, _RST, _CLKo; Freq_Divider FD_1Hz( _CLK, _RST, _CLKo ); 一定有回傳值 至少要有一個以上的Input 只能有一個Output( 可以使用連接運算子{} ) 可引用其他的Function但不能引用Task 不可使用negedge和posedge,且只能合成組合邏輯 只能用於行為層次( Behavior Level ),且不能包含always範例:
function <資料大小> <函數名稱>; input <輸入埠宣告>; reg <資料型態宣告>; begin <敘述>; end endfunction 沒有回傳值 可以擁有零個或數個Input、Output、InOut 可引用其他的Function與Ta...
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