Verilog 入門之module 篇 | 台灣精品獎-歷屆得獎名單
![Verilog 入門之module 篇](https://i.imgur.com/DERULla.jpg)
2022年5月19日—而,在Verilog的世界裡,都是模組(module)的模式在進行的.每個模組(module)也有像C一樣用}來把程式主體包起來的.但是,是不同的表示方式.
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有寫過 C 語言的人, 都知道, 主程式就是 main(); 而, 程式主體就是左右大括號 {} 包起來.
不論是什麼語法, 都一樣. Verilog也不例外.
只是, 在 Verilog or VHDL 沒有什麼 main 這種規定.
可以取任意名字, 這個是跟 C 有大大大不同的地方.
而~~~為什麼我在這裡要拿 C 跟 Verilog 來比呢?
其實, 這兩種語法用途完全不同, 拿來比是不適當的. 但是, 它們卻在語法上有相似的地方.
我自己不是一個正統的 ASIC 科班出身的工程師, 我一路走來, 從 assembly 到 C 到 VHDL 再到 Verilog.
說真的, VHDL 我學了老半天, 實在是~~我學得~~~有些笨手笨腳的, 最後終究轉戰 Verilog 了. 原因無它, 就是它們對我而言超像的.
扯遠了, 回歸主題~~~
而, 在 Verilog 的世界裡, 都是模組(module) 的模式在進行的.
每個模組(module) 也有像 C 一樣用{}來把程式主體包起來的
但是, 是不同的表示方式.
module 等同於 C 的 {
endmodule 等同於 C 的 }
所以, 要寫一個叫 adder 的 module
module adder (); endmodule
這樣就好了~~~但是, 一個 module 沒有輸出入, 那不就白搭了嗎?
那我們就來設計一個 {Carry_Out , Sum = A_In + B_In + Carry_In} 的 module
mo...
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